不明觉厉

华子有两把刷子

看不懂，但是感觉很厉害的样子

现在的多少纳米已经是等效纳米了不是实际原来真实的纳米工艺。

国产崛起

任何新技术的诞生，都离不开强大的产业支撑，否则就算有外星科技，生产不出基本件也是一张图纸而已。

感觉要起飞

井无压力不出油，人无压力轻飘飘

华为被制裁，倒逼出了更多技术潜力

国外这个高科技行业基本上陷入了但求有的讲故事，不求落地的怪圈，只要他们能够闭环圆回来有投资怎么说都无所谓。而我们的企业做事情都是要落地的，无形的大手会保证让那些只会讲故事炒概念可就是不会干实事的企业混不下去。

传统芯片普遍是纯平面布局，所有电路平铺在同一层面，线路又绕又长，电子传输延迟高、损耗大。而华为这次的逻辑折叠技术，直接把平铺的芯片电路“叠了起来”。

这样，原本相隔很远的功能模块，通过三维折叠直接贴在一起，电子传输的路径大幅缩短，信号延迟、功耗随之大幅降低。就好比曾经需要东市买骏马、西市买鞍鞯，堆叠以后，东市电梯上二楼就可以直接买到剩下的辔头和长鞭，省却大量时间。

华为做的，是在设计图纸阶段就按照两层甚至多层的目标，把楼梯、管线全部重新设计，根据更加高效的“动线”，合理分配水平和垂直方向的布局，让它们真正变成一个完整的复式大平层。这样一来，线路设计确实要费更大的功夫，但“家具”就不再需要做得那么迷你。

根据华为披露的信息，在提出这套新理论之前，华为其实已经默默用它“练手”了整整六年。过去六年里，华为基于韬定律路径成功设计并量产了 381款芯片，从手机到基站，从车载到AI加速器，这三百多款芯片已经在各种真实场景里跑通了，证明这条路不光纸上说得通，工程上也做得成。

但你可能会说，业界目前普遍预测台积电、三星和英特尔这样的芯片巨头，将在2027-2028年就可以量产1.4nm的芯片，华为等到2031年才拿出一个“等效”的版本，那不就从一开始就注定落后人家三四年吗？

质疑很真实，但在算力需求持续增长的今天，问题的关键其实不在于“谁先跑到1.4nm”，而在于两条路径的天花板分别在哪里。

要知道，1.4nm之后还有1nm、0.7nm，对于光刻机来说，每一步都像在针尖上跳舞。而韬定律下的堆叠，今天能叠3层，明天是不是就有机会叠10层、100层。

摩尔定律压缩尺寸的尽头就在眼前，而堆叠的路才刚刚开始。

华为“韬（τ）定律”，提出在摩尔定律即将失效时

华为日前官宣了以逻辑折叠（Logic Folding）技术为核心的“韬（τ）定律”，将芯片设计从 2D 平面优化推向标准单元堆叠的 3D 重构。

随后，北京大学集成电路学院 5 月 26 日发布消息，​在面向“韬定律”3D 逻辑折叠设计的“真 3D”EDA 方向取得关键进展​。

与传统的 die-to-die 堆叠不同，逻辑折叠并非将粗粒度的模块拆分到多块芯粒进行堆叠，而是在设计阶段就把同一模块内部的逻辑，细化到标准单元级，分布到垂直堆叠的多层晶圆上，通过微米 / 亚微米级 face-to-face 混合键合在垂直方向直接打通关键路径。

​这一设计范式对 EDA 工具提出了新的要求​。传统的 2D 设计流程，乃至现行的“赝 3D”（pseudo-3D）设计流程，即综合后每个模块被一次性“钉死”到某一片 die，再用 2D EDA 工具逐片实现，都已不足以发挥其潜力。

围绕逻辑折叠所需的“真 3D”能力，​北京大学团队构建了相关物理实现 EDA 工具原型​，覆盖布局规划和布局两个阶段，并通过 GPU 加速支持千万级实例规模。在技术层面，该工具将跨 die 线长、混合键合端子数量与垂直热路径纳入统一的可微优化框架，使标准单元能够在三维空间中协同放置，而不是被预先固定到某一片 die；混合键合端子用量作为优化变量自动决策，可在线长与跨 die 连接开销之间取得平衡。

​团队的工具已在开源工业级设计上完成系统验证，实例规模从约 100 万覆盖到约 2470 万​。相比当前最具代表性的赝 3D 设计流程，物理实现指标方面取得了平均约 30% 的线长缩减、约 6% 的 WNS 改善与约 12% 的 TNS 改善；热感知方面，启用联合优化后峰值温度平均下降 3% 以上，线长几乎无损。以上结果的算法细节与完整结果将于近期发表。

华为“韬定律”逻辑折叠芯片设计公布，北大团队火速官宣“真 3D”EDA 工具原型 - IT之家

国内半导体，体系化突围呀

半导体堆叠技术在存储芯片和cmos感光芯片上早就应用了

单纯只说这个“韬定律”的话，那妥妥的是(又)一次hin成功的💯 营销活动👍